PhySim Electronic Technology Co., Ltd.
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中道晶圆级封装技术
面向先进封装的技术需求
12寸晶圆铜柱凸块（Cu Pillar）技术
12寸晶圆级封装（WLCSP）技术
12寸+扇出封装（Fan out WLP）技术
12寸硅转接板（Si Interposer）技术
中道晶圆级封装技术之一：RDL
Redistribution Layers（RDL）
目前5um线宽线距RDL可实现高良率生产;
已实现3层RDL工艺开发完毕并应用于产品；
绝缘层目前应用在产品中已达到20um以上；
发展趋势:线宽线距<2um，层数>3层。
3um/3um
5um/5um
2 metal layers with PL via
Dense 5um/5um
RDL with 2 layers
Bump侧视图
中道晶圆级封装技术之二：TSV
Through Silicon Via（TSV）
TSV工艺目前主要应用于硅转接板、 MEMS/CIS/指纹芯片的WLP封装、内存芯片等数字芯片的3D封装；
TSV工艺的主要技术指标：深宽比、孔最小间距等；
目前深圳中科TSV工艺已经实现10:1深宽比直孔，深孔TSV可量产，孔内金属填充无孔洞。其余3:1直孔TSV等Via Last工艺也可实现量产，通过可靠性测试。
典型的TSV工艺流程
中道晶圆级封装技术之三：Bumping
Bumping Process
Bumping泛指所有的凸点制备工艺；
Bumping的主要制备方法主要包括电镀、印刷、植球；
Bumping工艺的主要技术指标：凸点间距、凸点直径、凸点高度；
常规FC Bumping深圳中科实现最小间距80um量产；
Micro Bumping实现40um量产，开发完成25um间距。
中道晶圆级封装技术工艺能力
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晶圆级封装
Wafer Level Package
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凸块
Bumping
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扇入型晶圆级封装
Fan-In WLP
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扇出型晶圆级封装
Fan-Out WLP
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硅转接板
TSV Interposer
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直孔晶圆级封装
Via Last TSV WLP
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8”/12”
Cu Pillar
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8”/12”
1P1M
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12”
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MAX
10:100 TSV
Interposer
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12”
CIS TSV WLP
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8”/12”
Sn-Ag
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8”/12”
2P2M
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8”
MEMS TSV WLP
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12” Au
(Planning)
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12”
FI TSV WLP
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12”
u-Bump
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| SiP封装设计/基板设计/电、热、应力仿真 | ||||
| 失效分析试验室 | ||||
| 可靠性分析实验室 | ||||
