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三维电磁仿真软件ACEM
ACEM是由芯瑞微(上海)电子科技有限公司,基于自主知识产权技术开发的三维电磁仿真软件。作为任意三维结构全波电磁仿真工具,ACEM依托强大的3D编辑、 自动参数化和极低的内存占用特性,搭载imesh智能加密...
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电子散热仿真分析软件TurboT
TurboT是由芯瑞微(上海)电子科技有限公司,基于自主知识产权技术开发的电子散热数值仿真软件。TurboT基于强大的电子产品几何建模技术,高精度网格剖分和热流固耦合仿真算法,实现用户对芯片封装、PCB等...
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直流仿真分析软件PhySim DC
PhySim DC是由芯瑞微自主研发,针对于当前低压大电流的PCB和封装产品提供全面直流分析的仿真软件。PhySim DC基于强大的电路模型建模技术,高精度网格剖分以及精准高效的仿真求解算法,实现用户对芯片...
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电热协同仿真分析软件PhySim ET
PhySim ET是由芯瑞微(上海)电子科技有限公司,基于自主知识产权技术开发的电热协同仿真工具。PhySim ET充分考虑电与热之间的相互影响,使用高精度网格剖分、高效精确的有限元(FEM)算法,实现对芯片级、板...
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Turnkey服务
Chiplet Turnkey服务、晶圆级封装Turnkey服务、硬件方案Turnkey服务、PCB加工能力、IC测试板Turnkey服务...
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适配行业

ACEM是由芯瑞微(上海)电子科技有限公司,基于自主知识产权技术开发的三维电磁仿真软件。

作为任意三维结构全波电磁仿真工具,ACEM依托强大的3D编辑、自动参数化和极低的内存占用特性,搭载imesh智能加密和网格后处理引擎,高性能的GPU加速,可并行加速的HPC特性,适配于半导体、计算机、通信网络、车用电子等多个行业的设计和仿真。

本次案例展现了ACEM对于DDR5内存的优化。在云计算、大数据分析、虚拟化等大规模数据中心;人工智能和深度学习领域;科学计算、工程模拟、气象预测等高性能计算领域,ACEM都能够在实际应用层面,提供参考与借鉴。

场景描述

现在电子系统设计中,基于DDR5总线技术的扩展应用越来越多,而DDR5总线的最高传输速率已经达8.4GT/s。如何保证DDR5总线传输的信号质量,在特定板材下的传输距离长度是多少,等等,都已成为电子系统设计必需面对的设计难题。

本案例针对DDR5总线的高速率、高带宽、高性能以及点对点传输方式的特点,展开了基于POP结构的DDR5链路设计与信号完整性(SI)仿真技术的研究,并结合上述问题对所设计的链路进行SI仿真,详细分析仿真结果,以此来研究DDR5的数据传输速度和吞吐量等信号完整性问题。

案例简介

此案例为POP的封装设计,用户通过ACEM来优化高速并行接口走线设计,使信道质量符合设计要求。模型如下图所示:

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仿真设置

4.1 生成仿真模型,选择Net和Component设置

Net Editor 区域选择一组DDR信号进行仿真、勾选相关参考电源、参考地网络;

Component Editor 区域设置焊球、port相关参数;

在 Information 区域选择仿真模式,点击 Generator cut model 即可生成模型。

4.2 设置仿真参数

设置仿真激励、辐射边界、仿真core,点击开始就可以运行仿真。

仿真效果

5.1 S参数分析

回损: DQ0-DQ7回损在10G以内满足-10db的要求。

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插损:其他端口满足在-3db以上,DQ0的信号未满足要求。

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串扰:其他端口满足在-30db以下,DQ5的信号未满足要求。

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从眼图可以看出在6400Mbps的眼高为:0.173,眼宽为9.062E-11。

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发现眼睛张开不是很理想,通过在接收端设置均衡调整之后,眼宽和眼高在6400Mbps能够满足要求,以及通过合适的信号线宽度和阻抗匹配,减少传输线的功率衰减和反射。使用终端匹配电阻,降低信号反射和串扰的影响。在电路板设计中增加地平面和电源层,以提供足够的屏蔽和隔离,合适地布局阻挡层,减少信号之间的干扰,优化后串扰满足相关技术性指标。

ACEM在此案中的价值点

在现代计算系统中,DDR5(第五代双倍数据率)是一种高性能的内存标准,可以提供更高的数据传输速度和吞吐量。为了确保DDR5在实际应用中具有稳定和可靠的性能,进行并行仿真以评估其信号完整性是至关重要的。

本案例通过ACEM仿真软件仿真对DDR5信号的SI分析,得出最高速率信号在频域的spec,提出改善信号传输质量、保证信号完整性的方法, 为实际应用提供了有益参考与借鉴。

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仿真场景

本案例是16层PCB电源背板,在载大电流的情况下可能会出现压降过大,导致元器件欠压或过孔电流密度较大导致超出过孔承载裕量等问题,严重情况下甚至会烧坏过孔。通过PhysimDC仿真分析本案例,验证载240A大电流时是否出现上述问题,载流方案是否可行,大通流的情况下是否带来过大的功耗,过孔载流是否正常,压降是否在规定裕量内。

案例简介

在本案例中,V_source(供电端)为手动创建的model——V_man1,加源48V;I_Sink(用电端)为手动创建的model——I_man1、I_man2、I_man3以及I_man4,各自载流60A,共240A。

此案例DC仿真的电源网络的示意图如下:

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电路连接示意图

仿真设置

分类电源/地网络

将仿真的电源网络_48V分类至Pwr Net,将对应的地网络分类至Gnd Net。

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仿真网络分类图

选择仿真电模型

本案例没有可直接用作DC仿真的元器件,需要用户手动创建Circuit,具体流程操作详见PhysimDC Tutorial中的案例三。

设置仿真参数

设置Vsource加源48V,设置4个Isink分别载流60A共240A。

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供电端参数设置

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负载端参数设置

仿真结果

压降分析

加了240A电流的情况下,仿真压降在40mV内,压降评估合理。

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仿真压降结果表格

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电源网络压降分布云图1

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电源网络压降分布云图2

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地网络压降分布云图1

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地网络压降分布云图2

电流密度分析

电流密度分布未出现异常,电流热点在合理范围内,电流密度评估合理。

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电流密度分布云图1

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电流密度分布云图2

过孔电流分析

过孔电流热点数据在过孔承载的裕量内,过孔载流评估合理。

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过孔电流分布云图1

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过孔电流分布云图2

功耗分析

功耗没有过大的情况,功耗密度云图分布未出现异常,功耗评估合理。

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功耗结果表格

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功耗密度分布云图1

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功耗密度分布云图2

仿真结论

此背板在载流240A的情况下,压降、功耗、电流热点等仿真数据合理,在评估裕量内,2D结果分布云图没有出现异常,故认为载流240A的方案可行。

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适配行业

PhySimET是由芯瑞微(上海)电子科技有限公司,基于自主知识产权技术开发的电热协同仿真工具。

PhySimET充分考虑电与热之间的相互影响,使用高精度网格剖分、高效精确的有限元(FEM)算法,实现对芯片级、板级等的电热协同分析。PhysimET适用于多个行业,如半导体、计算机、汽车、通信网络

数据中心、交换机、服务器等行业,帮助优化其电子产品,缩短产品设计周期,提升产品竞争力。

本次案例为PhySimET在通信、基站硬件行业中的应用,使用户在电子产品实体化前进行有效仿真,规避潜在设计风险。

场景描述

基站电源的设计对整个电路板至关重要,将直接影响电路的功能性和稳定性,若设计载流过大,将会引起一系列的直流问题,严重情况下可能会造成设计电路因过热而烧毁(焦耳热效应),若载流能力设计偏小,将造成设计阈值的冗余和硬件成本的浪费。所以对该产品进行直流优化在设计方面至关重要。

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案例简介

本案例用户希望通过PhySimET来确认此设计的最大载流能力。未优化的原始设计载流为120A,电源背板最大可承载温度为100℃,计划通过仿真手段探索载流能力的上限,从而保证电源背板在温度不超限值情况下,实现最大的设计载流能力。

仿真效果

通过PhySimET仿真发现,该电源背板的最大载流能力在达到180A后依然有较高的直流和热的优秀表现,于是将背板载流设计优化成180A,大幅提升了电源背板的载流性能,设计阈值大幅提升。

优化前

用户的原始设计载流为120A。 

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优化后

通过PhySimET优化后,载流能力变为180A。

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PhySimET在此案中的价值点

其主要的价值点在于,通过电源完整性仿真分析代替传统的实验手段,实现对原始设计电流的快速优化迭代,寻找设计性能的最优(温度不超限值),将供电性能在可靠性和散热要求下达到极致水平,并且PhySimET仿真耗时较短,精度准确(与商用电热仿真软件相比,最高温度相差2℃以内)。

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1、适配行业:

通信、基站硬件行业。

2、场景描述:

客户一站式服务需求,利用FPGA芯片/RSICV芯片以及外围阻容等器件开展SiP定制设计。

3、案例介绍:

该方案使用FC+WB混合组装方法,在ABF(Adaptive Beam Forming)基板顶部将FPGA、RISCV芯片和Flash组成微系统并通过焊盘进行互联。ABF基板底部利用BGA焊球与PCB实现导通。再在整个系统外部增加金属盖实现散热,金属盖与ABF基板采用导热硅脂粘接完成。

在基板设计完成之后,进行对设计是否正确、系统性能、产品质量和可靠性等进行评估。这时,需要进行SiP仿真分析:热(Thermal Simulation)、直流(DCSimulation)、信号完整性(Signal Integrity Simulation)、电源噪声仿真(Power Delivery Network Simulatioon)。

系统封装设计完成后,进行开发板设计。该开发板提供Socket接口、电源输入、Debug接口、全局复位电路、时钟系统、存储接口(DDR、mirco SD)、以太网接口、USB接口、音频接口、FMC插座等。

4、案例效果:

  • 实现高集成度、小体积:尺寸不超过40X40mm,基板厚度不超过1mm,层数不超过10层。

  • 多维度应用:可实现多类别应用,如存储功能(DDR、eMMC),音频功能、千兆以太网、USB数据传输等。

  • 该系统主频不低于800MHz,运算能力不低于2.0DMIPS/MHz,浮点运算能力不低于4MFLOPS/MHz,FPGA容量不低于326,000 Logic Cells。

    微信截图_20240427231928.png

5、本公司在方案中的优势:

本公司根据客户需求,进行SiP方案一站式设计服务,缩短产品开发周期,减少客户端开发应用成本:原理图设计、封装设计、自主开发软件进行仿真验证(热仿真、直流仿真、信号完整性仿真、电源噪声仿真等)、基板封装加工生产测试、开发板设计组装和测试。

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1、服务器载板(大尺寸PCB)

尺寸64*42.5cm

层数

14L
铜厚L6~L9:1oz;其余层0.5oz
总厚度2.97mm
最小孔径0.2mm
表面处理沉金
工艺难点阻抗要求种类数量繁多,大尺寸
交期PCB制板周期:22天

实物展示

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2、刚挠板

尺寸14.076*5.088 cm
层数12L L3~L10为软板层
铜厚0.5oz
总厚度2.2mm
最小孔径1 mil
表面处理沉金
工艺难点软板到孔的距离≥1.0mm;软板层有阻抗需求
交期PCB制板周期:20天
实物展示

微信截图_20240427233128.png

3、补强板

尺寸51.9*132.95mm
层数8L(L3-L6为软板层)
铜厚内层 0.5oz 外层1oz
总厚度1.6mm,补强区域:10.2mm
最小孔径0.2mm
表面处理沉金
工艺难点

在8L软硬结合板的基础上增加补强,厚度由1.6mm→10.2mm,

厚度工差±0.4mm

交期PCB+PCBA威品制造周期25天
实物展示

微信截图_20240427233946.png

尺寸6.82*6.82mm
层数4L
铜厚1 oz
总厚度1.5mm
表面处理镍钯金
工艺难点4LPCB台阶板,两阶台阶,成品厚度:1.5mm,克服焊盘溢胶问题
交期PCB制板时间:15天

4、台阶板

实物展示

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5、COB打线板

尺寸18.5*6.2cm
层数16L
铜厚1 oz
总厚度2mm
表面处理镍钯金
工艺难点电气孔密集,不同网络孔边与孔边之间最小距离为11mil,
交期PCB制板时间:15天,贴装+打线:9天

实物展示

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底部连接器

1、适配行业:

底部连接器设计广泛应用在移动消费类产品上,目前市场上应用产品主要为移动电话、PDA、DSC(数码相机)以及MP3等便携产品。

2、场景描述:

由于是直流回路,可选用普通电容器件。此端口可能会受到高能量的冲击,可以选用集成TVS或分立的器件。

3、案例介绍:

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